论文题目: 高速数据传输中的TCM技术研究及其应用
论文类型: 博士论文
论文专业: 信息与通信工程
作者: 杨军
导师: 张尔扬
关键词: 数据中继卫星,高速数据传输,成形滤波,译码器,卷积码,数字电路
文献来源: 国防科学技术大学
发表年度: 2005
论文摘要: 数字中继卫星(DRSS)是我国近年来发展的重点项目之一,而高速数据传输技术又是其中的关键技术。为了解决中继卫星高速数传中的频带利用率紧张的问题,研究将同时优化频带利用率和功率利用率的TCM技术与高速数传相结合的技术具有很迫切的实用价值。本文就是以信息速率300Mbps的TCM-8PSK调制解调器原理样机为研究背景,并在这一工程项目的基础上发展而来。本文主要从以下方面来研究高速TCM调制解调系统。首先考虑了TCM-8PSK系统与传统的QPSK系统的不同,以及在实际工程中会遇到的一些困难。包括从整个系统方面考虑的带宽利用率问题、群延迟问题、滤波器问题和基带处理等问题,以及实现这样一个系统的几种关键技术。为了缓解功放的非线性问题,还提出并推导了一种从编码角度来实现准恒幅调制的方法。分析了基带宽带数字成形滤波器的实现难点,提出了低代价的实现方法,并利用成形滤波器解决了调制端I/Q自动同步,调制电路的各种非线性和幅相不平衡的补偿校正等问题。从编码的角度分析了能够降低编解码器复杂度,适合于高速VLSI实现,并保持相当编码增益的编码方法。内容包括了串行级联编码、并行级联编码、反馈延迟TCM编码、成对互反编码,以及缩减状态的编码等等。分析并推导了Viterbi译码器基于内部信息流的VLSI面-时下界AT 2尺度;推导了已有的三种Viterbi译码器的VLSI高速实现算法(M步译码算法、流水式块译码算法和滑动块译码算法)的AT 2尺度;提出了一种新的环形VD算法,并推导了它的AT 2尺度;对四种Viterbi译码器的VLSI高速实现算法进行了比较分析。完成了信息速率300Mbps的TCM-8PSK卷积码的Viterbi译码器的设计,并在大规模FPGA上实现。同时根据工程实践总结了VD基于网格图的短时延局部连线设计方法、接收端的多维TCM编码符号同步方法,设计了高速数据的可靠接收结构。并结合工程实践和大量应用文献,总结了高速数字逻辑系统的设计准则,以及高速数字系统的自检和性能测试方法。
论文目录:
摘要
ABSTRACT
第一章 绪论
1.1 课题背景
1.2 课题研究内容
1.3 本文结构以及主要工作
第二章 ＴＣＭ技术的基本理论与方法
2.1 TCM 技术的基本思想
2.1.1 传统数字通信系统与TCM 通信系统的比较
2.1.2 TCM 的设计思想
2.2 信号点集的扩展与分割原理
2.2.1 调制信号点的集分割原理
2.2.2 调制信号点集空间的映射规则
2.3 TCM 技术中的编码方法
2.4 TCM 技术中的译码方法
2.4.1 TCM 的译码
2.4.2 TCM 中软判决Viterbi 译码算法的性能
2.5 相位旋转不变性设计
2.5.1 位旋转不变的PCE 特性
2.5.2 信号点集的映射
2.6 多维TCM
2.7 本章小结
第三章 TCM 在高速数传系统中的新问题
3.1 选择将TCM 应用在高速数传中的考虑
3.2 TCM 应用在高速数传中的关键技术
3.3 准恒幅调制技术
3.3.1 准恒幅调制编码的设计方法
3.3.2 准恒幅调制编码的译码方法
3.3.3 准恒幅调制编码的性能与仿真结论
3.4 本章小结
第四章 基带高速成形滤波
4.1 成形滤波器的原理
4.2 成形滤波器的低代价实现结构
4.2.1 几种FIR 的实现结构
4.2.2 FIR 查表运算结构的简化
4.2.3 工程中成形滤波器的实现
4.3 I/Q 两路信号的自动同步
4.3.1 I/Q 两路信号的同步问题
4.3.2 I/Q 两路信号同步问题的解决
4.4 利用基带成形滤波器对调制端电路的补偿和校正
4.4.1 基带信号的补偿和校正
4.4.2 中频调制器的载漏抑制
4.4.3 中频调制器的载波相位不平衡
4.4.4 中频调制器的I/Q 幅度和相位不平衡
4.5 本章小结
第五章 低实现复杂度的编码方法
5.1 串行级联编码
5.1.1 串行级联编码的思想
5.1.2 串行级联编码的性能
5.2 并行编码
5.2.1 并行级联TCM 编码的思想
5.2.2 并行级联TCM 编码的性能
5.3 反馈延迟TCM 编码(FD-TCM)
5.3.1 反馈延迟TCM 编码的基本原理
5.3.2 反馈延迟TCM 编码的性能
5.3.3 反馈延迟TCM 编码的译码方法
5.4 状态缩减的编码
5.4.1 状态缩减的编码的基本原理
5.4.2 状态缩减的编码的性能
5.5 Doubly complementary convolutional codes
5.5.1 成对互反卷积码的基本原理
5.5.2 成对互反卷积码的CSA 译码
5.6 本章小结
第六章 高速Ｖｉｔｅｒｂｉ译码器的设计与ＶＬＳＩ实现算法
6.1 Viterbi 译码器（VD）的复杂度分析
6.1.1 Viterbi 算法（VA）的代数描述
6.1.2 Viterbi 算法的计算复杂度分析
6.1.3 Viterbi 算法的VLSI 实现复杂度分析
6.2 度量矩阵的线性计算方法
6.3 VLSI并行结构
6.3.1 脉动阵列
6.3.2 波前阵列
6.4 M 步译码算法
6.4.1 M 步译码算法的实现原理
6.4.2 M 步译码算法的实现复杂度分析
6.5 流水式块译码算法
6.5.1 流水式块译码算法的实现原理
6.5.2 流水式块译码算法的实现复杂度分析
6.6 Sliding Block VD 算法
6.6.1 SBVD 译码算法的实现原理
6.6.2 SBVD 译码算法的实现复杂度分析
6.7 环形VD 算法
6.7.1 环形VD 的实现原理
6.7.2 环形VD 的实现复杂度分析
6.8 各种方案的比较
6.9 本章小结
第七章 高速Ｖｉｔｅｒｂｉ译码器的工程实现
7.1 局部连线的设计方法
7.1.1 卷积码的状态分类方法
7.1.2 实现Viterbi 译码器的局部连线方法
7.2 高速数据有效接收方法
7.2.1 可靠的高速数据接收结构
7.2.2 实现要求
7.2.3 性能测试
7.3 多维TCM 的编码符号同步方法
7.3.1 相位差累加同步法与译码性能同步法
7.3.2 累计度量和同步法
7.3.3 回溯初始状态比较同步法
7.4 300Mbps 信息速率的 Viterbi 译码器
7.4.1 实现结构描述
7.4.2 实现要求
7.4.3 自检与性能测试
7.4.4 系统电路
7.5 本章小结
结束语
致谢
参考文献
攻博期间发表及录用的文章
发布时间: 2006-09-14
参考文献
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