论文摘要
栅致漏极泄漏(GIDL)电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一,它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后,由于器件尺寸日益缩小,GIDL电流引发的众多可靠性问题变得愈加严重。本文主要对90nm CMOS工艺下MOSFET的GIDL电流的物理机制以及相关的可靠性问题开展了深入和系统的研究。论文首先讨论了电子隧穿半导体禁带的物理机制以及GIDL隧穿电流与栅漏交叠区的电场之间的关系,研究了栅氧化层厚度和LDD区掺杂这两种因素对交叠区电场的影响。论文采取对称的方法研究了漏电压VD和栅电压VG对GIDL隧穿电流的不同影响。这一方法的思想是:固定VD扫描VG得到GIDL隧穿电流转移曲线,固定VG扫描VD得到GIDL隧穿电流输出曲线,并且转移曲线中的VD和输出曲线中的VG的电压值相等,这样就实现了VD和VG对称的条件。实验发现转移曲线上的GIDL隧穿电流ID与输出曲线上对应的GIDL隧穿电流ID之差DIFF与漏栅电压VDG的曲线呈驼峰状。DIFF反映了VG和VD对GIDL隧穿电流影响的不同,这种差别是因为两种情形下的横向电场不一样,从而使得交叠区的硅中水平方向上空穴的隧穿产生差别。在半对数坐标下,DIFF峰值(DIFF,MAX)与VDG成线性关系。论文研究了温度与DIFF的关系,发现随着温度的增加,DIFF曲线向上漂移。论文还研究了热载流子应力后DIFF的变化情况,发现空穴陷落氧化层中,DIFF曲线向下漂移;电子陷落氧化层中,DIFF曲线向上漂移。在双对数坐标下,DIFF,MAX的变化量与应力时间成线性关系。论文提出采用GIDL隧穿电流来表征LDD nMOSFET交叠区的应力损伤的方法。实验采用栅厚1.4nm栅长90nm的LDD nMOSFET,发现低栅压应力使得阈值电压变大,这与传统器件中低栅压应力的实验结果不符。本文用GIDL隧穿电流探测法证实了低栅压应力仍然是空穴注入应力。此外,本文还用GIDL隧穿电流探测法,发现了超薄栅和超短沟器件中,最大衬底电流应力是一种空穴注入应力。论文研究了LDD nMOSFET中的GIDL应力特性,发现在1.4nm超薄栅LDD nMOSFET器件中,GIDL应力使得热空穴注入LDD区界面处并产生界面态,从而导致器件的阈值电压变大。在交替应力过程中,GIDL应力产生的氧化层陷落空穴使得载流子迁移率增大从而可以使阈值电压的退化得到恢复,但恢复的效果取决于载流子迁移率的增大在器件阈值电压退化中所起的作用。论文还比较了1.4nm超薄栅和超短沟LDD nMOSFET中的GIDL应力(GIDLHHI)与低栅压热空穴注入(LGVHHI)、衬底热空穴注入(SHHI)的特性差异,并根据它们所造成的损伤区域以及对热电子损伤后器件退化的恢复程度,将这三种HHI分成两类:注入过程中产生的空穴位于LDD区界面处(LGVHHI和GIDLHHI)和注入过程中产生的空穴位于沟道上界面处(SHHI)。论文研究了LDD nMOSFET和LDD pMOSFET的GIDL产生电流特性,提出了产生率最大化因子γ的概念,阐述了GIDL产生电流的变化规律,发现4nm栅厚器件在VG=VD高栅压应力下(nMOSFET中为电子注入,pMOSFET中为空穴注入),产生电流的峰值随着应力时间的增大而变小。nMOSFET中,产生电流峰值随应力时间减小的量和氧化层负陷阱电荷随应力时间增大的量的变化趋势一致,这是由于应力中氧化层陷阱电子占主导作用,从而减小了漏电压的有效作用,使得产生率最大值变小。合理忽略界面态的情形下,在这种新理论的基础上,得出了影响漏电压的定量等效氧化层电荷密度模型,并给出了等效氧化层电荷与栅氧化层中总陷落电荷之间的关系。实验中这一模型对pMOSFET的高栅压应力损伤同样适用。
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摘要Abstract第一章 绪论1.1 GIDL 电流及研究意义1.1.1 静态功耗与GIDL 泄漏电流1.1.2 GIDL 电流研究的意义1.2 GIDL 电流研究进展及现状1.2.1 GIDL 隧穿电流研究的起源1.2.2 GIDL 隧穿电流的研究发展及其现状1.2.3 GIDL 产生电流的研究发展及其现状1.2.4 国内研究现状1.3 本论文研究内容及其安排第二章 GIDL 隧穿电流机制与特性2.1 带带隧穿电流形成机制2.1.1 方型势垒中电子隧穿基础理论2.1.2 三角势垒中的隧穿2.1.3 GIDL 带带隧穿电流2.2 电场对GIDL 隧穿电流的影响2.2.1 栅氧化层厚度对GIDL 隧穿电流的影响2.2.2 LDD 区掺杂对GIDL 隧穿电流的影响2.3 衬底偏压对GIDL 隧穿电流的调制2.3.1 研究衬底偏压的背景2.3.2 衬底偏压的实际影响2.4 GIDL 隧穿电流经典一维模型中的问题2.4.1 GIDL 隧穿电流及传统一维模型DG 下的实验情形'>2.4.2 薄栅中相同VDG下的实验情形2.5 本章小结IFF效应'>第三章 GIDL隧穿效应中的DIFF效应DG 对GIDL 隧穿的影响'>3.1 漏栅电压VDG 对GIDL 隧穿的影响3.1.1 研究背景DG 下器件LDD 区界面附近的电场'>3.1.2 相同VDG 下器件LDD 区界面附近的电场IFF 现象'>3.2 DIFF现象3.2.1 测试原理与方法3.2.2 实验与讨论IFF 的影响'>3.3 温度对DIFF的影响IFF 特性'>3.4 电应力下的DIFF特性IFF 的影响'>3.4.1 注入空穴对DIFF的影响IFF 的影响'>3.4.2 注入电子对DIFF的影响3.5 本章小结第四章 GIDL 隧穿电流探测器件损伤研究4.1 氧化层损伤机制及GIDL 隧穿电流探测原理4.1.1 氧化层及界面损伤机制4.1.2 LDD MOSFET 的结构及特性描述4.1.3 GIDL 电流探测原理4.2 低栅压LGV 应力下超薄栅超短沟 LDD nMOS 器件退化4.2.1 器件与实验设计4.2.2 LGV 应力对器件转移输出曲线的影响4.2.3 GIDL 隧穿电流探测4.2.4 LGV 应力下的器件性能的退化4.3 最大衬底电流应力中的GIDL 隧穿电流4.3.1 最大衬底电流应力实验4.3.2 空穴注入假设与空穴注入4.4 本章小结第五章 GIDL 应力特性研究5.1 GIDL 应力注入原理及方法5.1.1 GIDL 应力注入原理5.1.2 超薄栅中GIDL 应力方法5.1.3 GIDL 应力测试流程5.2 单程GIDL 应力注入5.2.1 测试实验以及器件5.2.2 GIDL 应力损伤类型DG 下的GIDL 应力'>5.2.3 相同VDG 下的GIDL 应力G 下的GIDL 应力'>5.2.4 相同VG 下的GIDL 应力D 下的GIDL 应力'>5.2.5 相同VD 下的GIDL 应力5.2.6 结论5.3 交替应力中的GIDL 应力注入5.3.1 实验方法和器件5.3.2 两种厚度的栅氧化层下GIDL 应力比较5.3.3 GIDL 应力在交替应力下的器件退化5.4 GIDL 空穴注入与其他空穴注入应力比较5.4.1 实验测量5.4.2 阈值电压、跨导、线性区和饱和区漏电流退化现象5.4.3 退化机理5.4.4 三种空穴注入应力分类5.5 本章小结第六章 GIDL 产生电流特性研究6.1 产生电流的形成6.1.1 产生电流的形成机理6.1.2 产生电流中的陷阱和氧化层电荷6.2 漏端电压对产生电流的影响6.2.1 产生率最大化因子6.2.2 不同漏偏压下的产生电流曲线的漂移6.3 衬底偏压对产生电流的调制效应6.3.1 衬底偏压对产生电流的影响D=0V 时产生电流与衬底电压的关系'>6.3.2 VD=0V 时产生电流与衬底电压的关系6.4 产生电流中的陷阱特性6.5 pMOSFET 中的产生电流6.5.1 pMOSFET 产生电流的机理6.5.2 pMOSFET 产生电流中的陷阱特性6.5.3 pMOSFET 产生电流衬底偏压调制效应6.6 高栅压电子注入损伤下的产生电流6.6.1 nMOSFET 下的情形6.6.2 pMOSFET 高栅压下的应用6.7 本章小结第七章 结束语7.1 本文的主要结论7.2 未来的工作致谢参考文献论文期间研究成果
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