32位浮点DSP处理器ALU研究及其IP核设计

论文摘要

浮点运算是高性能计算研究中的一个重要领域。为了满足应用程序的需求,某些微处理器及高档显卡中,设计实现了超高精度浮点运算部件。本文结合中国电子科技集团第五十八研究所预研项目中的FALU(浮点算术逻辑运算部件)的设计工作,从延迟、面积、结构复杂性等方面系统地研究了浮点算术逻辑运算的各个过程。由于浮点算术逻辑运算单元所实现的操作比较多,其核心为浮点加法器,需要在此基础上充分利用浮点加法的各个功能模块,完成其他功能,并达到时序要求,因此设计上较复杂。本文在研究了定点加法算法,浮点加法算法的基础上,分析比较各种不同实现方法,选择了基于LOP算法的浮点加法器,并在此基础上,延伸了该浮点加法器的功能,设计了一个可以完成22种算术逻辑运算的40位浮点算术逻辑运算单元,所有的算术逻辑运算均在一个时钟周期内完成。定点加法和前导0/1判断并行运算,缩短了关键路径;使其达到设计要求。验证部分采用基于特征向量和大量随机向量结合的验证方法保证了设计的正确性;包含本FALU的DSP IP已通过软件、硬件验证。本文设计的浮点算术逻辑单元,采用SMIC 0.18um工艺进行综合,计算机的模拟结果显示该FALU具有高速、低复杂度的良好性能。在1.8V工作电压,Typical情况下的延时为6.7ns。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 研究意义
• 1.2 研究现状与研究背景
• 1.2.1 研究现状
• 1.2.2 研究动态及发展趋势
• 1.3 课题来源与研究方法
• 1.3.1 课题来源
• 1.3.2 本文的研究方法
• 1.4 本文内容及章节安排
• 1.4.1 本文结构如下
• 第二章 FALU 的数据格式
• 2.1 数的表示方法
• 2.2 DSP 中的数据类型
• 2.2.1 无符号整数格式
• 2.2.2 有符号整数格式
• 2.2.3 浮点格式数据
• 2.3 FALU 中的数据格式
• 2.4 小结
• 第三章 FALU 的算法研究
• 3.1 定点数加法算法研究
• 3.1.1 一位加法器
• 3.1.2 串行进位加法器
• 3.1.3 并行先行进位加法器
• 3.1.4 混合加法器
• 3.2 浮点加法器的算法研究
• 3.2.1 传统浮点加法器
• 3.2.2 LOP 结构浮点加法器
• 3.2.3 双通道浮点加法器
• 3.3 小结
• 第四章 FALU 的结构和IP 设计
• 4.1 设计方法
• 4.2 工艺与模拟条件
• 4.3 DSP IP 中的CPU 体系结构
• 4.4 FALU 结构设计
• 4.4.1 浮点算术逻辑单元的性能要求
• 4.4.2 FALU 的端口定义及结构示意图
• 4.5 FALU 关键功能模块设计
• RIGHT）'>4.5.1 指数对阶部分（EXPONENT_RIGHT）
• SELECT）'>4.5.2 移位数据选择模块（SHIFT_SELECT）
• RIGHT,SHIFT_LEFT）'>4.5.3 右移模块，左移模块（SHIFT_RIGHT,SHIFT_LEFT）
• 4.5.4 尾数加法模块（ADDER）
• ONE_DETECT）'>4.5.5 前导预置电路（LEADING_ONE_DETECT）
• CORRECT）'>4.5.6 指数校正模块（EXPONENT_CORRECT）
• UNIT）'>4.5.7 逻辑运算单元（LOGIC_UNIT）
• OUT）'>4.5.8 结果输出单元（RESULT_OUT）
• FLAG）'>4.5.9 状态标志位模块（STATE_FLAG）
• 4.6 小结
• 第五章 FALU 的仿真验证
• 5.1 功能仿真
• 5.1.1 特征向量测试（Direct Test）
• 5.1.2 随机向量测试（Random Test）
• 5.2 门级网表验证
• 5.3 FPGA 验证
• 5.4 总结
• 第六章 总结与展望
• 6.1 本文的工作
• 6.2 研究成果
• 6.3 研究展望
• 致谢
• 参考文献
• 附录一：作者在攻读硕士学位期间发表的论文
• 附录二：FALU 设计的部分代码