65nm下的TD-SCDMA芯片低功耗后端实现

论文摘要

近些年来,随着集成电路的特征尺寸的不断缩小,集成电路的集成度和速度不断提高,集成电路的功耗也变得越来越高。除了面积、时序之外,功耗上的优化也成为IC设计业的一个重要目标。技术的进步使得电子产品的更新速度越来越快,而其中芯片的设计公司所面临着成本、及时上市的压力,怎样更好更快的完成芯片的设计成为公司必需要研究的。本文研究了CMOS电路功耗的来源以及在各个设计层次可以采取的降低功耗一些基本方法。本文以TSMC 65nm工艺的TD-SCDMA芯片为例,结合Synopsys公司Design Compiler和IC Compier等EDA工具,研究了IC后端实现中的一些低功耗综合的方法以及在超深亚微米设计中越来越多的电源电压管理技术,主要内容包括门控时钟的插入,采用多阈值电压的标准单元作为目标库综合来降低泄漏功耗,同时介绍了Design Compiler基于Topography技术的逻辑综合流程以及在IC Compiler中电源门控方法的实现流程。由于公司目前的流程中侧重于面积和时序收敛方面的优化方法,通过对这些低功耗方法的应用,优化和补充了现有的流程,初步建立了对面积、时序及功耗的优化以及后端实现流程。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 课题背景及课题意义
• 1.2 研究的内容
• 1.3 论文的主要内容
• 第二章 CMOS电路的功耗
• 2.1 动态功耗
• 2.2 静态功耗
• 第三章 低功耗设计方法综述
• 3.1 制造技术方面
• 3.2 逻辑级的优化
• 3.3 结构级低功耗设计方法
• 3.4 系统级低功耗设计方法
• 第四章 TD-SCDMA技术以及展讯芯片设计概况
• 4.1 TD-SCDMA技术发展概况
• 4.2 TD-SCDMA技术优势
• 4.3 展讯TD芯片概况
• 4.4 后端实现中的主要相关工具及低功耗实现方法
• 4.5 TD芯片的低功耗方法及流程简介
• 第五章 门控时钟技术及综合
• 5.1 门控时钟技术综述
• 5.2 门控时钟的综合
• 5.3 门控时钟单元的结构及应用
• 5.4 门控时钟综合的实例
• 第六章 DC Topography技术及多阈值综合
• 6.1 DC Topography技术
• 6.2 DC Topography技术流程
• 6.3 多阈值优化
• 6.4 多阈值综合实例
• 第七章 电源门控技术及物理实现
• 7.1 电源电压管理技术综述
• 7.2 电源门控技术
• 7.3 电源门控物理实现的流程
• 总结与展望
• 参考文献
• 致谢