基于FPGA的同步数字复接系统的设计

论文摘要

数字复接技术是数字通信网的一项重要技术,能够将若干路低速信号合并为一路高速信号,进而提高传输效率。应用可编程逻辑门阵列(FPGA)芯片实现复接系统便于修改电路结构,增强设计的灵活性,并且节约了系统资源。本文基于FPGA的同步数字复接系统的设计与建模,首先介绍了EDA技术及其发展,然后对数字复接技术的基木原理进行说明,采用自顶向下的数字系统建模思路,提出了基于FPGA的同步数字复接系统的设计方法,详细介绍了同步数字复接器和同步数字分接器各组成模块的设计过程及具体功能,并阐述其设计思想,重点分析了数字分接模块中帧同步电路和锁相环提取位同步电路的实现方法,给出了在Quartus II环境下的仿真结果,并对仿真波形进行分析说明。本文设计的数字复接系统的主要功能是在复接端将四个支路的25Mbps数据通过正码速调整技术,将其合路成一路100 Mbps的高速数据流,在分接端又将此高速数据流恢复成原来的四路25Mbps的数据。整个系统的功能在EDA技术开发平台上均调试通过,具有较高的实用性和可靠性。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 复接技术的研究现状
• 1.2 本论文所做的主要工作
• 第二章 EDA技术概述
• 2.1 EDA技术及其发展
• 2.1.1 EDA技术的特点
• 2.1.2 EDA技术的发展阶段
• 2.2 大规模可编程逻辑器件
• 2.2.1 可编程逻辑器件介绍
• 2.2.2 可编程逻辑器件的特点
• 2.2.3 FPGA基本结构
• 2.2.4 FPGA发展趋势
• 2.3 硬件描述语言
• 2.3.1 VHDL语言概述
• 2.3.2 基于VHDL语言的自顶向下设计方法
• 2.4 Quartus Ⅱ开发环境
• 2.4.1 Quartus II开发环境介绍
• 2.4.2 Quartus II设计流程
• 2.5 实验开发系统
• 第三章 数字复接技术原理
• 3.1 数字复接技术的发展
• 3.2 数字复接系统的组成
• 3.3 数字复接系列标准
• 3.4 数字复接的方法
• 3.5 数字复接的方式
• 第四章 同步数字复接系统的FPGA建模与设计
• 4.1 数字通信系统的VHDL建模
• 4.2 同步数字复接器模块组成
• 4.2.1 同步数字复接器各模块工作原理
• 4.2.2 同步数字复接系统仿真与验证
• 4.3 同步数字分接器模块组成
• 4.3.1 同步技术
• 4.3.1.1 数字锁相环提取位同步法
• 4.3.1.2 连贯式插入帧同步法
• 4.3.2 帧同步移位和时序信号恢复
• 4.3.3 分路器模块
• 4.3.4 同步数字分接系统仿真与验证
• 4.4 小结
• 第五章 结束语
• 参考文献
• 发表论文和参加科研情况说明
• 附录 同步数字复接器程序
• 致谢