论文摘要
随着通信技术的发展,用户对于通信系统要求也越来越高,如何保证通信系统安全高效的运行受到越来越多的关注。伽罗华域理论在数据通信、信息理论、VLSI测试和信息安全等多个领域有着重要的应用。本文针对伽罗华域GF(2m)乘法运算的算法及其设计实现进行了深入的研究。本论文进行了伽罗华域GF(2m)乘法器的方法研究、结构设计、性能分析及其硬件实现。在回顾伽罗华域GF(2m)乘法器研究历史的基础上,本文分析了一种乘法器的矩阵化结构,并提出了一种GF(2m)乘法器设计的降维方法。并且,基于该方法设计了3种GF(2m)乘法器的结构：一种是串并结合的乘法器结构,一种是低复杂的乘法器结构,另外一种是基于降维方法迭代应用的乘法器结构。进一步的,基于verilog HDL对GCM和ECC中的乘法器采用上述3种结构进行了硬件设计实现,不仅在FPGA平台上进行了验证,还分析了不同结构设计的乘法器的性能差别。本文主要做了以下工作：1.基于硬件设计分析了一种GF(2m)乘法器矩阵化设计方法,同时,设计了一种矩阵化乘法器结构,并分析了其复杂度。2.根据实现GF(2m)乘法运算的不同方法的优势,提出了一种串并结合乘法器设计结构。该结构能够通过选取不同的参数实现空间复杂度和时间复杂度间的平衡。尤其地,可以采用迭代式设计和流水线式设计使得该乘法器更加灵活地满足不同场景的要求。3.针对GF(2m)乘法器实现复杂、消耗资源过多的问题,提出了一种降维的乘法器设计方法,并给出了2种乘法器结构。一种是基于降维方法的低复杂乘法器结构：它能够在m较大时通过少量的增加乘法运算的延时达到降低乘法器资源消耗的目的。另外一种是基于降维方法迭代应用的乘法器结构：通过对前一种乘法器结构的迭代应用,能够更加有效地降低乘法器空间复杂度,更加有利于资源的节约；并且,通过采用不同的分解参数,该乘法器结构能够满足多种场景的要求。尤其地,该降维方法还将前一个乘法器结构归纳在该方法下。4.总结并对比分析了不同乘法器结构的性能。同时,针对GCM和ECC中乘法运算维数较大的情况,采用Verilog HDL语言根据不同的场景要求实现了上述3中不同结构的乘法器,并在FPGA平台上仿真验证。根据ISE软件的综合结果表明,提出的3种结构不仅能够实现空间复杂度和时间复杂度的均衡,能够在同样的时延下达到更低的资源消耗。