系统级芯片（SoC）可测试性结构及其优化的研究

论文摘要

随着集成电路工艺的进步和人们对集成电路性能以及上市时间要求不断提高,集成电路技术发展到了系统级芯片（System-on-Chip,SoC）。测试是SoC的关键技术之一。SoC测试结构和测试方法成为近期可测试性设计的主要研究领域。本文主要研究SoC可测试性设计结构及其相关的设计方法、方案。SoC的测试面临的主要问题:（1）测试信息的传递交付;（2）嵌入IP核的测试存取;（3）测试集成与优化;（4）混合信号IP核的测试等。内核测试标准IEEE P1500旨在推动SoC的测试,目前仍在制定当中。IEEE P1500标准为SoC的测试提供了一个基本框架,已逐渐为工业界和学术界接受,虚拟插座接口联盟（VSIA）最终也将接受IEEE P1500标准作为SoC测试方案。IEEE P1500标准对测试壳行为和内核测试语言进行规定,来推动IP核提供者、SoC集成者以及EDA等研究团体进行测试存取、测试信源、测试信宿、测试集成、测试优化、模拟及混合信号测试等方面的研究与设计。本文在IEEE P1500标准的基础上,研究SoC测试存取机制和测试控制机制,设计出符合IEEE P1500标准的测试壳,提出一种基于TAM-Bus测试总线的SoC测试存取及控制结构,实现灵活的测试存取机制的同时产生较小的测试硬件消耗。在此基础上,解决测试信息交付问题,即从IP核级到SoC级的测试图形转换（翻译）问题。SoC的测试时间直接决定了其测试成本。因此,在SoC的测试集成时,应对SoC中各个IP核的测试结构进行优化,以便在有限的测试资源（测试总线、测试端口等）下使得对整个SoC的测试时间达到最短,减小SoC芯片的测试成本。本文研究了测试壳和测试存取机制（TAM）的协同优化问题。提出基于混合遗传算法解决TAM测试总线宽度约束下的测试壳优化问题,基于小生境遗传算法来解决TAM测试总线划分与细分问题以及测试壳与TAM测试总线协同优化的方案。方案获得了较好的优化效果,有效地降低了对SoC的测试时间。SoC中除了集成大量的数字IP核,也越来越多地集成了模拟及混合信号IP核。本文对SoC中模拟及混合信号IP核的测试进行探索,集中于其测试存取结构的研究,提供一种模拟及混合信号IP核测试方案。由于IEEE P1500标准目前还未覆盖混合信号IP核的测试问题,因此本文将扩展IEEE P1500标准,提出一种模拟及混合信号SoC的测试结构,在保证IP中数字部分测试兼容于IEEE P1500标准的同时,提供模拟及混合信号的测试存取和测试控制。模数转换器（ADC）是SoC中最常集成的混合信号IP,其测试比较复杂。内建自测试（BIST）是一种解决SoC中嵌入式ADC测试的有效技术。本文研究ADC的BIST技术。提出了一种基于数字?Σ噪声整形技术及数字校准技术的片上斜坡模拟信号发生器的设计方法;并且改进了时间分解方案,提出了基于并行时间分解和折叠线性直方图的ADC BIST方案,方案消耗较小的芯片面积,并且可以获得较短的测试时间。方案中BIST结构提供TAM-Bus和JTAG接口,可以很容易集成到SoC的测试结构中,简化SoC测试的复杂性。通过以上研究,为SoC测试提供适合的测试结构、优化设计方法以及测试策略,降低SoC测试难度及测试成本。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题背景
• 1.2 系统级芯片的设计方法学
• 1.3 可测试性设计技术
• 1.3.1 故障模型
• 1.3.2 测试矢量生成
• 1.3.3 可测试性设计
• 1.4 系统级芯片的可测试性设计技术
• 1.4.1 SoC测试结构的研究
• 1.4.2 内核测试标准IEEE P1500
• 1.4.3 混合信号SoC测试结构的研究
• 1.4.4 SoC测试优化的研究
• 1.5 本文的主要研究内容
• 1.6 论文结构
• 第2章 基于TAM-Bus总线的SoC测试体系结构
• 2.1 引言
• 2.2 IEEE P1500 内核测试壳（Wrapper）设计
• 2.2.1 IEEE P1500 内核测试壳结构
• 2.2.2 测试壳指令集
• 2.2.3 测试壳的加装
• 2.3 SoC测试体系结构
• 2.3.1 测试存取机制（TAM）结构
• 2.3.2 SoC测试控制机制
• 2.3.3 基于TAM-Bus总线的SoC测试结构的特点
• 2.4 测试图形（Test Pattern）翻译
• 2.4.1 测试图形（Test Pattern）
• 2.4.2 测试图形翻译描述
• 2.4.3 测试图形翻译的验证
• 2.5 实例应用分析
• 2.5.1 SoC芯片LILAC简介
• 2.5.2 SoC测试策略
• 2.5.3 LILAC结果分析
• 2.6 本章小结
• 第3章 基于遗传算法的内核测试壳及测试存取机制的协同优化
• 3.1 引言
• 3.2 TAM宽度约束下的测试壳优化
• 3.2.1 测试壳扫描链
• 3.2.2 测试壳扫描链划分问题
• 3.2.3 基于混合遗传算法的测试壳优化
• 3.2.4 测试壳优化结果
• 3.3 测试壳与TAM协同优化
• 3.3.1 IP核分配TAM协同优化
• 3.3.2 TAM测试总线划分协同优化
• 3.3.3 TAM测试总线细分协同优化
• 3.4 本章小结
• 第4章 混合信号的SoC测试体系结构
• 4.1 引言
• 4.2 混合信号测试存取结构
• 4.2.1 混合信号测试存取机制（MTAM）
• 4.2.2 混合信号测试壳
• 4.2.3 混合信号TAM-Bus接口（MTBI）
• 4.2.4 混合信号SoC测试控制机制
• 4.3 实例研究
• 4.3.1 被测电路模块
• 4.3.2 混合信号测试壳和MTBI中的开关电路
• 4.3.3 结果分析
• 4.4 本章小结
• 第5章 基于直方图法的ADC内建自测试
• 5.1 ADC特性简介
• 5.2 传统的基于直方图法的ADC测试
• 5.2.1 线性信号的ADC直方图分析法
• 5.2.2 正弦波信号的ADC直方图分析法
• 5.3 基于线性直方图法的ADC BIST方案
• 5.3.1 时间分解方案
• 5.3.2 并行时间分解方案
• 5.3.3 折叠线性直方图BIST方案
• 5.3.4 结果及评估
• 5.4 基于ΔΣ调制的片上模拟线性信号发生器
• 5.4.1 整体结构
• 5.4.2 数字Δ∑调制器
• 5.4.3 数字斜坡信号发生器及控制模块
• 5.4.4 一位DAC
• 5.4.5 低通滤波器
• 5.4.6 校准电路模块
• 5.4.7 结果及分析
• 5.5 本章小结
• 结论
• 参考文献
• 附录A s344 翻译前后的测试图形文件
• 附录B 遗传算法及其数学基础
• 攻读博士学位期间所发表的论文
• 致谢