一种时域全数字锁相环的设计

论文摘要

本文实现了一种建立在时域的全数字锁相环模型结构,并进行了相应电路的开发。时域全数字锁相环整个系统都由数字模块组成,环路中都是二进制数字信号,结构简洁高效。采用数控振荡器和时间数字转换器共用一个环形振荡器的输出作为多相参考信号,转换精度的乘积为固定值1,且环路中的数字模块对工艺,电源电压,环境温度都不敏感,这些因素都使得整个环路更加稳定。采用数字移位器替代传统的除法器,使得电路结构大大简化,而且在很大的倍频系数范围内都保持很好的稳定性。对环路模型的理论分析表明,其传输函数的阻尼系数和带宽都只和数字低通滤波器的两个增益因子有关,而与电路里其他参数都无关。此全数字锁相环具有很大的输入输出频率范围,在较大的电源电压,工作温度,倍频系数变化范围内都能够很好的工作。该全数字锁相环用上海中芯国际集成电路制造有限公司0.13μm标准CMOS数字逻辑工艺实现,整个芯片面积为0.09mm2。测试结果表明,此结构在输入频率范围从50 KHz到25 MHz,分频系数范围从16到255,输出频率范围10 MHz到500 MHz,电源电压从0.6 V到1.6 V都能正常工作,这和理论分析非常吻合,易于集成。

论文目录

• 摘要
• Abstract
• 第一章 绪论
• 1.1 锁相环的产生及发展现状
• 1.2 开发全数字锁相环的意义
• 1.3 论文结构
• 第二章 模拟锁相环概论
• 2.1 锁相环基本结构原理
• 2.1.1 压控振荡器
• 2.1.2 鉴相器
• 2.1.3 环路滤波器
• 2.1.4 电荷泵
• 2.2 锁相环的工作过程
• 2.2.1 时域分析
• 2.2.2 频域分析
• 2.2.3 锁定与捕获
• 2.3 锁相环的主要性能参数
• 2.4 本章小结
• 第三章 环路系统的建模与分析
• 3.1 时域全数字锁相环模型
• 3.1.1 环路的系统模型
• 3.1.2 环路系统的稳定性分析
• 3.2 全数字锁相环的Matlab模型
• 3.3 全数字锁相环的电路实现
• 3.3.1 自由环形振荡器
• 3.3.2 时间数字转换器
• 3.3.3 数控振荡器
• 3.3.4 环路滤波器
• 3.3.5 可编程除法器
• 3.3.6 鉴频鉴相逻辑
• 3.4 全数字锁相环的版图芯片结构
• 3.5 本章小结
• 第四章 全数字锁相环的仿真测试分析
• 4.1 DCO模块的仿真测试数据
• 4.2 DCO的Jitter性能分析
• 4.2.1 时钟偏差
• 4.2.2 时钟抖动
• 4.2.3 偏差和抖动的来源
• 4.3 全数字锁相环的仿真测试结果
• 4.3.1 锁定过程
• 4.3.2 仿真测试数据
• 4.4 全数字锁相环的性能分析
• 4.4.1 抖动分析
• 4.4.2 功耗分析
• 4.5 本章小结
• 第五章 总结与展望
• 致谢
• 参考文献