基于VHDL语言的全同步数字频率计的设计与研究

基于VHDL语言的全同步数字频率计的设计与研究

论文摘要

频率信号具有较强的抗干扰能力,传输起来比较容易,与其他信号相比可以获得较高的测量精度。因此,在电子测量领域中,频率是一个基本而又非常重要的参数,频率测量也成为最重要的测量之一。随着电子测量技术的发展,越来越多的高频或超高频信号器件被广泛应用于生产生活中,原有的频率计已不能满足测量的需求,这就要求我们研究精度更高、速度更快的频率测量方法。EDA技术的发展和FPGA等大规模可编程逻辑器件的广泛应用,使设计者利用硬件描述语言(Hardware Description Language)和EDA软件就可以对系统硬件的功能进行设计和重构,使硬件设计软件化,可以像软件编程一样方便快捷。这改变了传统的电子设计方法,也改变了频率计的传统设计方法。本文详细阐述了几种常用的测频方法的原理和误差。在多周期同步测频法中由于被测信号和实际闸门信号同步,因此消除了被测信号±1个字的计数误差,但基准频率信号±1个字的计数误差仍然存在。在全同步测频法中实现了被测信号、基准频率信号和实际闸门信号的全同步,彻底消除了±1个字的计数误差。全同步的实现方法是实际闸门信号的开启与关闭由检测到的被测信号和基准频率信号的相位同步脉冲控制,当相位同步时计数开始,相位再次同步时计数停止。本频率计采用的是全同步数字测频法并在FPGA可编程逻辑器件上进行设计实现。先根据测频原理框图给出了总体设计方案,然后依据自上而下的设计方法,将频率计的核心即测频部分按照实现功能的不同划分为多个模块,并给出了每一个模块的详细设计方法,并在Quartus II软件环境中进行了仿真。为了使频率计成为完整的频率测量系统,本文还对频率计的附件模块如基准频率信号产生模块、信号整形模块进行了硬件电路设计。本文最后提出了基于SOPC的全同步数字频率计的方案,简单介绍了系统软硬件设计的思想。采用VHDL语言编程、以FPGA为硬件设计载体、基于SOPC集成开发工具的频率计的设计,具有重要的理论意义和实际应用价值。

论文目录

  • 摘要
  • Abstract
  • 第一章 绪论
  • 1.1 课题的研究背景
  • 1.2 频率计发展现状
  • 1.3 课题的研究内容
  • 1.4 论文的结构
  • 1.5 本章小结
  • 第二章 FPGA开发环境及开发流程
  • 2.1 FPGA概述
  • 2.2 FPGA开发环境简介
  • 2.2.1 VHDL语言概述
  • 2.2.2 Quartus Ⅱ简介
  • 2.2.3 SOPC简介
  • 2.3 基于Quartus Ⅱ的典型FPGA设计流程
  • 2.4 基于Quartus Ⅱ和Nios Ⅱ的SOPC基本开发流程
  • 2.5 本章小结
  • 第三章 全同步数字测频建模
  • 3.1 脉冲计数测频法的原理
  • 3.2 基于脉冲计数的直接测频法的模型
  • 3.2.1 直接测频法原理
  • 3.2.2 直接测频法误差分析
  • 3.3 基于脉冲计数的周期测频法的模型
  • 3.3.1 周期测频法原理
  • 3.3.2 周期测频法误差分析
  • 3.4 多周期同步测频模型
  • 3.4.1 多周期同步测频法的原理
  • 3.4.2 多周期同步测频法误差分析
  • 3.5 全同步测频模型
  • 3.5.1 全同步测频法的原理
  • 3.5.2 全同步测频法的实现方法
  • 3.5.3 全同步测频法的误差分析
  • 3.5.4 全同步数字频率计原理框图
  • 3.5.5 基于FPGA的全同步数字频率计的总体方案设计
  • 3.6 本章小结
  • 第四章 基于FPGA的全同步数字频率计各模块的实现
  • 4.1 脉冲同步检测电路
  • 4.2 频率测量及运算模块
  • 4.2.1 计数器的设计
  • 4.2.2 乘法器的设计
  • 4.2.3 除法器的设计
  • 4.2.4 控制信号发生器模块
  • 4.3 BCD码转换、译码及显示模块的设计
  • 4.3.1 BCD码转换模块的设计
  • 4.3.2 译码及显示模块的设计
  • 4.4 顶层VHDL的程序设计及整体仿真结果
  • 4.5 基准频率信号产生模块的设计
  • 4.6 信号整形模块的设计
  • 4.7 本章小结
  • 第五章 基于SOPC的全同步数字频率计的方案研究
  • 5.1 建立SOPC系统
  • 5.2 Nios Ⅱ系统模块的设计
  • 5.2.1 Nios Ⅱ系统模块的创建
  • 5.2.2 分配IP模块的基地址和中断号
  • 5.2.3 生成Nios Ⅱ系统并加入到工程中
  • 5.3 基于SOPC的全同步数字频率计的硬件设计
  • 5.3.1 基准频率信号产生模块
  • 5.3.2 全同步测频计数模块
  • 5.3.3 分频及时序控制模块
  • 5.3.4 数据选择锁存处理模块
  • 5.3.5 Nios Ⅱ CPU及其片上外设
  • 5.4 基于SOPC的全同步数字频率计的软件设计
  • 5.5 基于SOPC的全同步数字频率计系统的集成及测试
  • 5.6 本章小结
  • 结论及展望
  • 参考文献
  • 攻读硕士学位期间发表的论文
  • 致谢
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