基于HSPA的并行Turbo编译码器设计

论文摘要

为了满足日益增长的高速数据业务需求，3GPP(3rd Generation Partnership Project,第三代合作伙伴计划)提出了HSPA (High Speed Packet Access,高速分组接入)技术标准和规范，它分为HSDPA(High Speed Downlink Packet Access,高速下行分组接入)和HSUPA(High Speed Uplink Packet Access,高速上行分组接入)。大量高速的信息传输，对Turbo编译码技术提出了新的要求。Turbo码自1993年被提出以来，以其在中低信噪比下的优异性能，得到了广泛的应用，3G(The third generation,第三代)系统也采用了该编码技术作为信道编码方案之一。但传统Turbo编码器为了得到高速率的编码，往往以牺牲硬件资源为代价，造成成本提高且不利于集成等缺点；而传统的Turbo译码器由于译码算法本身原因，有着延时较大、吞吐量小的缺点。本论文根据上述缺点在传统方案的基础上提出了一种基于HSPA的新型并行Turbo编译码技术。本文在并行Turbo编码器的设计中使用了单RAM并行编码结构。这种结构首先减少了芯片面积，利于集成；其次在使用32bit位宽数据进行编码时，每从RAM中取将要编码的32bit的数据放入缓存器中后，交织器暂停一个时钟周期，此时计算交织地址，并根据得出的交织地址读出RAM中的交织后的数据放入缓存器，第一8状态子编码器编码，第二8状态子编码器编码的操作共同执行，并行输出系统比特、第一校验比特、第二校验比特的数据，从而消除了传统Turbo编码器在等待根据交织地址生成交织数据时的空闲时间，同时本论文对编码中的使用的s序列计算方法进行优化，在质数p取最大值时可以减少2048个的计算步骤，从而提高了编码的速率。并行Turbo编码器的设计中将译码块分割成相互交叠的4段码块，输入4个子译码器，并行译码，不需要求接收完一整块的数据后再进行译码，且计算前向状态度量和后向状态度量时都是基于整块数据进行的特点，克服了译码延时较大的缺点；采用四级流水线结构，将信息吞吐量提高了四倍。所设计的Turbo编译码器通过Matlab仿真测试，验证编码器在HSUPA的上行链路中、采用16倍速的码片速率(61.44MHz)、32bit位宽的RAM条件下，进行最大编码块编码的时间小于0.35ms；译码器在采用四级流水线的并行结构，添加冗余比特为16或32时，性能曲线优异。

论文目录

• 摘要
• Abstract
• 插图索引
• 附表索引
• 第1章 绪论
• 1.1 课题研究背景及意义
• 1.2 纠错控制技术及信道编码发展历史
• 1.2.1 纠错控制技术
• 1.2.2 信道编码技术的发展历史
• 1.3 Turbo码的研究现状与应用
• 1.3.1 Turbo编译码的研究现状
• 1.3.2 Turbo码的应用
• 1.4 本文主要内容及结构
• 第2章 Turbo编译码器原理分析
• 2.1 Turbo编码器原理
• 2.1.1 并行级联卷积码编码器
• 2.1.1.1 编码器的分量码选择
• 2.1.1.2 内部交织器的原理
• 2.1.1.3 删余器
• 2.1.2 串行级联卷积码编码器
• 2.1.3 混合级联卷积码编码器
• 2.2 Turbo译码器原理
• 2.2.1 译码原理
• 2.2.2 Turbo译码器结构
• 2.2.3 Turbo码译码算法
• 2.2.3.1 分量码的最大后验概率译码算法
• 2.2.3.2 软输出Viterbi算法
• 2.3 本章小结
• 第3章 基于HSPA的并行Turbo编译码器设计
• 3.1 并行Turbo编码器设计
• 3.1.1 结构框架设计
• 3.1.2 内部交织器算法设计
• 3.1.3 硬件结构设计
• 3.1.4 Matlab程序设计
• 3.2 并行Turbo译码器设计
• 3.2.1 结构框架设计
• 3.2.2 并行译码算法设计
• 3.2.3 硬件结构设计
• 3.2.4 Matlab程序设计
• 3.3 本章小结
• 第4章 仿真及性能测试
• 4.1 并行Turbo编码器的仿真及分析
• 4.2 并行Turbo译码器的仿真及分析
• 4.3 本章小结
• 结论
• 参考文献
• 致谢
• 附录A （攻读学位期间所发表的学术论文）
• 附录B （Matlab仿真程序）
• 附录C （E-DCH传输码块大小遍历表）