高性能存储系统研究

论文摘要

随着存储系统的访问速度与处理器的运算速度的差距越来越显著,访存性能已成为提高计算机系统性能的瓶颈。如何通过设计高性能存储系统弥补处理器与存储系统性能的差距长期以来是体系结构领域的研究热点。本文从提高处理器的IPC值和优化处理器的访存延时及带宽的角度出发,结合分析龙芯2号处理器运行SPEC CPU2000测试程序的访存行为特征,对存储系统性能优化技术进行研究,提出了一系列存储系统的性能优化技术并对所提出的优化技术进行性能评测与分析。本文主要的创新点及贡献包括:1.通过对Cache写失效行为的分析,提出一种新的提高处理器带宽利用率的Cache写失效处理策略——Cache自适应写分配策略。该策略在访存失效队列中收集全修改Cache块,对全修改Cache块采用非写分配策略,并能够自适应地切换为写分配策略。与传统的Cache写失效处理策略相比,Cache自适应写分配策略硬件代价小,避免了不必要的数据传输,降低Cache污染,减少存储管理队列阻塞的频率。结果表明,采用Cache自适应写分配策略,STREAM基准测试程序带宽平均提高62.6%,SPEC CPU2000程序的IPC值平均提高5.9%。2.通过对栈访问行为的分析,提出一种栈高速缓存方案——快速地址计算的自适应栈高速缓存组织方案。该方案将栈访问从数据高速缓存的访问中分离出来,充分利用栈空间数据访问的特点,提高指令级并行度,减少数据高速缓存污染,降低数据高速缓存失效率,并采用快速地址计算策略,减少栈访问的命中时间。该栈高速缓存在发生栈溢出时,能够自适应地关闭,以避免栈切换对处理器性能的影响。栈高速缓存标志中增加进程标识,进程切换时不需要将数据写到低层存储系统中,适用于多进程环境。SPEC CPU2000程序运行结果表明,采用快速地址计算的自适应栈高速缓存方案,25.8%的访存指令可以并行执行,数据高速缓存失效率平均降低9.4%,IPC值平均提高6.9%。3.通过对指令Cache和数据Cache失效行为的分析,提出一种预取策略——结合访存失效队列状态的预取策略。该预取策略保持了指令和数据访问的次序,有利于预取流的提取。并将指令流和数据流的预取相分离,避免相互替换。在预取发起时机的选择上,结合访存失效队列的状态,减小对处理器正常访问请求的影响。通过流过滤机制提高预取准确性,降低预取对访存带宽的需求。结果表明,采用结合访存失效队列状态的预取策略,处理器的平均访存延时减少30%,SPEC CPU2000程序的IPC值平均提高8.3%。4.通过对内存访问地址的空间局部性分析,提出一种内存控制策略——处理器核指导的内存Page模式控制策略。该策略由处理器核指导,自适应地根据程序访存地址的空间局部性特征动态调整Page模式,融合Open Page策略和Close Page策略的优点。处

论文目录

• 摘要
• 图目录
• 表目录
• 第一章 绪论
• 1.1 引言
• 1.2 存储系统研究的必要性
• 1.3 存储系统的研究现状
• 1.3.1 多级存储层次结构
• 1.3.2 Cache性能优化
• 1.3.3 预取
• 1.3.4 内存访问优化
• 1.4 本文的贡献
• 1.5 论文的组织
• 第二章 龙芯处理器存储子系统和实现平台
• 2.1 引言
• 2.2 龙芯处理器存储子系统
• 2.2.1 TLB
• 2.2.2 数据Cache
• 2.2.3 存储管理队列
• 2.2.4 访存失效队列和写回队列
• 2.2.5 内存控制器
• 2.3 实验平台
• 2.4 性能评测程序简介
• 2.4.1 SPEC CPU2000 测试程序简介
• 2.4.2 STREAM测试程序简介
• 2.5 小结
• 第三章 Cache自适应写分配策略
• 3.1 引言
• 3.2 相关工作
• 3.3 Cache写失效行为分析
• 3.4 Cache自适应写分配策略
• 3.4.1 Cache自适应写分配策略
• 3.4.2 Cache自适应写分配策略优点
• 3.5 性能评测与分析
• 3.6 小结
• 第四章 快速地址计算的自适应栈高速缓存
• 4.1 引言
• 4.2 相关工作
• 4.3 程序访存行为分析
• 4.4 快速地址计算的自适应栈高速缓存方案
• 4.4.1 快速地址计算
• 4.4.2 自适应处理栈溢出和上下文切换
• 4.4.3 快速地址计算的自适应栈高速缓存优点
• 4.5 性能评测与分析
• 4.6 小结
• 第五章 结合访存失效队列状态的预取策略
• 5.1 引言
• 5.2 相关工作
• 5.3 Cache失效行为分析
• 5.4 结合访存失效队列状态的预取策略
• 5.4.1 结合访存失效队列状态的预取策略设计
• 5.4.2 结合访存失效队列状态的预取策略优点
• 5.5 性能评测与分析
• 5.5.1 定义
• 5.5.2 实验结果与分析
• 5.5.3 预取技术对访存延时的影响
• 5.5.4 预取参数对性能的影响
• 5.6 小结
• 第六章 处理器核指导的内存Page模式控制策略
• 6.1 引言
• 6.2 DRAM访问简介
• 6.3 相关工作
• 6.4 程序内存访问行为分析
• 6.5 处理器核指导的内存Page模式控制策略
• 6.5.1 处理器核指导策略
• 6.5.2 访存调度策略
• 6.5.3 内存Page模式控制策略
• 6.5.4 处理器核指导的内存Page模式控制策略优点
• 6.6 性能评测与分析
• 6.6.1 对Page命中率的提高和Page冲突的避免
• 6.6.2 对处理器访存延时的影响
• 6.6.3 对处理器访存带宽的影响
• 6.6.4 对处理器IPC值的影响
• 6.7 小结
• 第七章 结束语
• 7.1 本文工作总结
• 7.2 未来研究方向
• 参考文献
• 致谢
• 作者简历