数据Cache Tag的全定制设计与验证

论文摘要

在现代微处理器中，Cache是提高性能必不可少的重要功能部件，其大小和速度已成了衡量微处理器性能的一项重要指标。随着处理器速度的不断提高，对Cache中决定其速度的Tag部分进行全定制设计研究，具有重要的理论和现实意义。 本文在对Cache技术深入研究的基础上，结合X微处理器的系统设计要求，设计并实现了数据Cache中Tag模块的逻辑、电路和版图设计，它能有效的保证X处理器的数据Cache在单周期内完成命中读写操作。 本文的Tag设计有三大特点。首先是使用三个分立的Tag体分别响应U流水线、V流水线和监听总线的请求，它们之间彼此独立，协同高效地实现了一个三端口Tag的功能要求，减小了工程实现的难度，增加了系统的可靠性；其次是设计了一个高效可靠的动态判命中电路，提高了Tag的命中输出速度；最后，我们针对X处理器的4路组相联结构设计了一种全新的伪LRU算法，实现简单，高效可靠，从而有效的保证了Cache的高命中率。 此外，为了验证LRU算法和一致性协议，我们在验证平台上做了相关的系统级功能模拟，逻辑模拟结果和设计初衷是吻合的。同时，还对一个完整的Tag体做了详细的SPICE模拟，重点分析了判命中电路。 模拟结果表明：在0.18μm CMOS工艺下，以地址译码开始为参考点，到Tag体中的数据读出耗时为1.13ns，到Tag体向Bank体发出命中指示信号的时延仅1.48ns，这一结果使得当处理器的设计主频为250MHz时，Cache数据的读写完全可以在半个时钟周期内完成，很好的满足了X处理器的需要。

论文目录

• 图目录
• 表目录
• 摘要
• ABSTRACT
• 第一章 绪论
• §1.1 选题背景
• §1.2 课题研究的内容、成果和意义
• §1.3 本文的组织结构
• 第二章 Cache设计技术
• §2.1 通用微处理器Cache概述
• 2.1.1 Cache的引入
• 2.1.2 片上Cache的工作原理
• §2.2 Cache的组织结构
• 2.2.1 Cache的存储映像
• 2.2.2 查找方法
• 2.2.3 替换策略
• §2.3 写策略与一致性协议
• 2.3.1 Cache写策略
• 2.3.2 Cache的一致性协议
• §2.4 Cache的性能分析
• 2.4.1 Cache系统的加速比
• 2.4.2 Cache性能的改进
• §2.5 本章小结
• 第三章 数据Cache Tag的逻辑设计
• §3.1 数据Cache设计要求
• §3.2 总体结构
• 3.2.1 准Harvard结构
• 3.2.2 虚实结合的查找算法
• 3.2.3 工作流程
• §3.3 特征参数选取
• §3.4 替换策略选取
• 3.4.1 替换策略的选择
• 3.4.2 替换策略的实现
• §3.5 写策略与一致性协议
• 3.5.1 写策略和一致性协议
• §3.6 数据Cache的Tag
• §3.7 本章小结
• 第四章 Cache Tag的物理设计
• §4.1 Cache Tag的分体设计
• 4.1.1 分立的标识存储体设计
• 4.1.2 数据体与状态体的分立设计
• §4.2 Tag的标识存储体设计
• 4.2.1 存储阵列设计
• 4.2.2 比较命中指示电路设计
• 4.2.3 校验电路的设计
• §4.3 Tag的状态位存储体设计
• 4.3.1 MESI存储位的设计
• 4.3.2 写修改位的设计
• 4.3.3 LRU位的设计
• 4.3.4 存储单元的尺寸选取
• 4.3.5 字线保持逻辑
• §4.4 版图布局的优化
• §4.5 本章小结
• 第五章 数据Cache Tag的验证
• §5.1 验证方法概述
• §5.2 X微处理器数据Cache验证方法
• §5.3 版图级SPICE模拟
• 5.3.1 版图级SPICE模拟
• 5.3.2 译码电路的验证
• 5.3.3 数据的读出电路验证
• 5.3.4 比较命中输出电路的验证
• §5.4 系统级验证
• 5.4.1 译码电路的系统级验证
• 5.4.2 伪LRU算法的验证
• 5.4.3 一致性协议的验证
• §5.5 本章小结
• 第六章 结束语
• §6.1 全文的工作总结
• §6.2 工作展望
• 致谢
• 攻读硕士期间发表的论文
• 参考文献