基于嵌套式稀疏网格随机配置法的集成电路建模与模拟算法研究

论文摘要

半导体工业的进步依赖于不断缩小的特征尺寸以及由此获得的器件性能的快速提高和芯片集成度的指数增长。当集成电路特征尺寸到了纳米时代以后,由于亚波长光刻和化学机械抛光等复杂工艺的使用,会在芯片制造过程中引入随机工艺偏差,继而使得集成电路的器件和互连线的几何和电学参数发生偏差,导致电路性能参数偏离设计值,降低芯片的成品率。如何对考虑工艺偏差下的集成电路随机问题进行快速准确的求解,是成品率驱动的集成电路设计方法学的核心科学问题和当前国际上研究的热点与难点之一。本论文选择工艺偏差下集成电路建模与模拟算法的研究具有重要的理论价值和实用价值。在所有随机分析方法中,传统的蒙特卡罗方法最为简单直接,但为了使其收敛到满足要求的计算精度,通常需要成千上万个采样点才行,其计算时间过长。近年来,随机配置法由于其计算精度高,配置点数目少,计算时间短以及可以并行化等优点逐步被引入到集成电路随机分析中。然而,现有的随机配置法全部基于传统高斯积分以及非嵌套式稀疏网格多维积分技术,其所构造出来的积分点不满足嵌套特性,即低阶精度的积分点不包含在高阶精度积分点集合中。由于稀疏网格积分是一种基于不同精度的一维积分公式所构造的多维积分方法,非嵌套式的积分点不能够在不同精度的积分公式中重复使用,因此随机配置法的计算精度和效率大打折扣。本博士论文在随机配置法的框架下,研究了随机配置法中的配置点对于计算精度和效率的影响,提出了一系列基于嵌套式稀疏网格技术的改进的随机配置方法,进一步提高了随机配置法的计算精度和效率。1.针对现有随机配置法中的配置点不满足嵌套特性这一不足,本文利用扩展高斯积分理论和嵌套式稀疏网格技术,构造出了一组多维嵌套式稀疏网格点,提出了嵌套式稀疏网格随机配置法。与现有的非嵌套式稀疏网格随机配置法相比,本文所提出的嵌套式稀疏网格随机配置法显著地提高了随机配置法的计算精度和效率。2.为了进一步提高嵌套式稀疏网格随机配置法的计算效率,本文提出了一种改进的嵌套式稀疏网格随机配置法。该改进方法只使用嵌套式稀疏网格点中对于计算精度贡献较大的那些点,在满足精度要求的前提下有效地减少了配置点的个数,降低了计算时间。3.为了捕获工艺偏差的非线性效应,现有的随机配置法(包括非嵌套式稀疏网格随机配置法,以及本文所提出的嵌套式稀疏网格随机配置法和其改进方法)通常都使用二阶嵌套式或非嵌套式稀疏网格点作为配置点,而这些配置点的个数随着变量个数以平方量级增加。为了进一步提高随机配置法的计算效率,本文提出了一种基于一阶嵌套式稀疏网格的准二阶随机配置法。由于只使用了一阶嵌套式稀疏网个点,配置点的个数随变量个数线性上升,显著地减少了配置点的个数,提高了随机配置法的计算效率。在使用一阶嵌套式稀疏网格积分来计算二阶展开式系数会时会带来数值误差,本文提出了一种误差修正技术来消除部分数值误差。在工艺偏差下的集成电路建模与模拟问题中,统计静态时序分析是其中的关键,而门延时和互连线延时的建模是统计静态时序分析的基础。1.针对现有的基于非嵌套式稀疏网格随机配置法的门延时建模方法的不足,本文将所提出的嵌套式稀疏网格随机配置法应用于门延时建模中,有效地提高了门延时建模的计算精度和效率。实验结果显示,与非嵌套式稀疏网格随机配置法相比,嵌套式稀疏网格随机配置法在配置点数目(或者计算时间)相同时,显著地提高了随机配置法对门延时建模的计算精度。2.针对互连线延时建模的关键问题—互连线寄生电容提取,本文将所提出的改进的嵌套式稀疏网格随机配置法以及准二阶随机配置法的这两种方法应用于互连线寄生电容提取中。实验结果显示,该准二阶随机配置法与现有的非嵌套式稀疏网格随机配置法的二阶模型相比,具有与之相当的计算精度,而在计算速度上有5倍左右的提高。3.在门延时和互连线延时模型的基础上,针对现有的基于自适应随机配置法(ASCM)的统计静态时序分析方法对MAX进行逼近时两个不足:非嵌套式稀疏网格数值积分计算复杂度较低但精度不高,而多维张量积分法计算精度高但计算复杂度过高,本文又提出了基于改进的嵌套式稀疏网格数值积分的自适应随机配置法用于统计静态时序分析。改进的嵌套式稀疏网格积分法提高了随机配置法中积分点的利用率,在保证积分精度的同时,减少了配置点的个数,降低了统计静态时序分析中的计算时间。与ASCM中的非嵌套式稀疏网格积分相比,本文所提出的改进的嵌套式稀疏网格积分不仅计算精度更高,而且所用的积分点个数更少;与ASCM中的张量积积分方法比较,本文所提出的改进的嵌套式稀疏网格积分具有与之相当的计算精度,同时积分点个数大为降低。实验结果表明,本文所提出的改进的自适应随机配置法在保持与现有的基于自适应随机配置法(ASCM)的统计静态时序分析方法相当的计算精度下,计算时间降低了50%左右。

论文目录

• 中文摘要
• ABSTRACT
• 第一章 引言
• 1.1 研究背景和动机
• 1.2 工艺偏差下集成电路建模与模拟方法的研究现状
• 1.2.1 工艺偏差下门延时建模方法的研究现状
• 1.2.2 工艺偏差下互连线电容提取方法的研究现状
• 1.2.3 统计静态时序分析方法的研究现状
• 1.3 本文的研究内容和主要贡献
• 1.3.1 基于嵌套式稀疏网格随机配置法的门延时建模方法
• 1.3.2 基于改进的嵌套式稀疏网格随机配置法的互连线电容提取方法
• 1.3.3 基于准二阶随机配置法的互连线电容提取方法
• 1.3.4 基于改进的自适应随机配置法的统计静态时序分析方法
• 1.4 本文的组织结构
• 第二章 基于随机配置法的集成电路建模与模拟算法回顾
• 2.1 工艺偏差下集成电路建模与模拟问题综述
• 2.1.1 基于主元分析的工艺偏差模型
• 2.1.2 工艺偏差下集成电路建模与模拟问题的数学模型
• 2.2 适用于集成电路建模与模拟问题的随机配置法
• 2.2.1 随机配置法综述
• 2.2.2 随机正交多项式展开
• 2.2.3 随机配置法中的多维数值积分问题
• 2.2.3.1 一维传统Gauss-Hermite数值积分
• 2.2.3.2 非嵌套式多维数值积分
• 2.3 随机配置方法的计算精度与效率分析
• 2.4 本章小结
• 第三章 基于嵌套式稀疏网格随机配置法的门延时建模方法
• 3.1 工艺偏差下门延时建模问题的相关研究背景
• 3.2 基于嵌套式稀疏网格随机配置法的门延时建模方法
• 3.2.1 一维扩展Gauss-Hermite数值积分
• 3.2.2 多维嵌套式稀疏网格积分
• 3.2.3 基于嵌套式稀疏网格技术的随机门延时建模算法流程
• 3.2.4 嵌套式稀疏网格随机配置法的计算精度与效率分析
• 3.3 数值试验结果
• 3.4 本章小结
• 第四章 基于改进的嵌套式稀疏网格随机配置法的互连线寄生电容提取方法
• 4.1 传统的互连线寄生电容提取问题
• 4.2 工艺偏差下互连线寄生电容提取问题的相关研究背景
• 4.3 基于改进的嵌套式稀疏网格随机配置法的互连线电容提取方法
• 4.4 基于准二阶随机配置法的互连线电容提取方法
• 4.5 数值实验结果
• 4.6 本章小结
• 第五章 基于改进的自适应随机配置法的统计静态时序分析方法
• 5.1 统计静态时序分析问题的相关研究背景
• 5.1.1 统计静态时序分析问题背景回顾
• 5.1.2 基于自适应随机配置法的统计静态时序分析方法
• 5.2 基于改进的自适应随机配置法的统计静态时序分析方法
• 5.3 数值实验结果
• 5.4 本章小结
• 第六章 总结与展望
• 6.1 全文总结
• 6.2 对未来工作的展望
• 参考文献
• 己发表或录用文章及专利列表
• 致谢