基于SoC的存储控制器IP核的分析与设计

论文摘要

存储控制器是系统接口单元中连接处理器和内存的一个重要模块,随着处理器技术的发展,双核甚至多核系统的实现已经成为可能,存储控制器性能的好坏直接影响到处理器处理数据能力的强弱,成为制约系统性能改善的瓶颈问题。另一方面,面对内存纷繁芜杂的控制逻辑和时序要求,设计高效的存储控制器实现处理器和内存的透明接口成为系统设计人员所面临的一个关键问题。因此,设计实现满足以上相关要求的存储控制器成为设计人员的一项艰巨任务。本文的研究从存储技术的基本原理出发,分析了各种存储技术的实现方法和控制逻辑,然后根据SoC技术和IP核设计规则,分析了设计SDR SDRAM控制器IP核所要解决的问题和实现方法。最后,详细介绍了存储控制器IP核的设计方案,包括各个模块具体实现方法,以及仿真波形和分析结果。本文的主要贡献和创新点:1.给出了一种较好的适用于不同容量的SDR SDRAM的通用存储控制器的实现方案;2.给出了实现存储控制器IP核的优化状态机设计方案;3.设计实现了自有的存储控制器IP核,成功的嵌入到整个SoC系统中。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 国内外发展动态
• 1.2 国内外背景和研究现状
• 1.3 课题来源和主要工作
• 1.4 论文组织结构
• 第二章 存储器工作原理的分析概述
• 2.1 存储器的基本介绍
• 2.1.1 内存分类
• 2.1.2 内存的性能指标
• 2.2 动态随机存储器的存储机制
• 2.2.1 DRAM 的基本结构
• 2.2.2 DRAM 存储阵列中的灵敏放大器
• 2.2.3 DRAM 的外围电路
• 2.2.4 DRAM 的刷新机制
• 2.3 动态内存的发展
• 2.3.1 FPM DRAM
• 2.3.2 EDO DRAM
• 2.3.3 SDRAM
• 2.3.4 DDR SDRAM
• 2.4 同步动态随机存储器
• 2.4.1 SDRAM 单元的基本结构
• 2.4.2 SDRAM 的命令模式
• 2.4.3 SDRAM 的时序参数
• 2.4.4 SDRAM 的启动和初始化
• 2.5 本章小结
• 第三章 SoC 的系统设计和IP 的设计规范
• 3.1 SoC 技术
• 3.1.1 SoC 设计方法
• 3.2 IP 核的设计规则
• 3.2.1 IP 核开发流程
• 3.3 片上总线的设计规则
• 3.3.1 Wishbone 总线标准
• 3.4 本章小结
• 第四章 SDRAM 控制器的设计
• 4.1 存储控制器IP 的设计
• 4.1.1 SDRAM 存储控制器状态机模块的设计
• 4.1.2 SDRAM 存储控制器接口模块的设计
• 4.1.3 顶层模块的设计
• 4.2 SDRAM 控制器的初始化操作
• 4.3 本章小结
• 第五章 仿真结果与应用实例
• 5.1 仿真结果
• 5.1.1 初始化仿真结果
• 5.1.2 突发写的仿真结果
• 5.1.3 突发读的仿真结果
• 5.2 应用示例
• 第六章 结论
• 致谢
• 参考文献
• 攻读硕士期间取得的研究成果