LDPC码编码器FPGA实现研究

论文摘要

LDPC（低密度奇偶校验码）编码是提高通信质量和数据传输速率的关键技术。LDPC码应用于实际通信系统是本课题的研究重点。实际通信要求在LDPC码长尽量短、码率尽量高及硬件可实现的前提下,结合连续相位MSK调制,满足归一化信噪比SNR=2dB时,系统误码率低于10-4。根据课题背景,本文主要研究基于FPGA的LDPC编码器设计与实现。LDPC码的编码复杂度往往与其帧长的平方成正比,编码复杂度大,成为编码硬件实现的一个障碍:论文针对实际系统的预期指标,通过对多种矩阵构造算法的预选方案及影响LDPC码性能参数仿真分析,基于1/2码率,1024和2048两种帧长,设计了三种编码器的备选方案,分别为直接下三角编码器,串行准循环编码器和二阶准循环编码器。对于每种编码器,分别设计了其整体结构,并对每种编码器的功能模块进行深入研究,设计完成后利用第3方软件MODELSIM对编码器进行了时序仿真;根据时序仿真结果和综合报告对三种编码方案进行比较,最终选择串行准循环编码器作为硬件实现的编码方案。最后,在FPGA中硬件实现了串行准循环编码器并对其进行测试,利用MATLAB仿真程序和串口通信工具最终验证了这种编码器的正确性和硬件可实现性。

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摘要

ABSTRACT

第1章绪论

1.1 LDPC码的发展状况

1.1.1 LDPC码的理论研究状况

1.1.2 LDPC码实际应用状况

1.2 课题研究背景

1.3 主要研究工作与本文结构

第2章 LDPC码原理及编译码方法

2.1 LDPC码的定义及其Tanner图表示

2.1.1 LDPC码定义

2.1.2 LDPC码的Tanner图表示

2.2 LDPC码的构造

2.2.1 Gallager的构造方法

2.2.2 Makey的构造方法

2.2.3 基于单位阵的循环移位 LDPC码

2.2.4 几何构造法

2.2.5 PEG随机构造方法

2.3 LDPC码的编码原理

2.3.1 传统算法

2.3.2 下三角编码算法

2.3.3 Efficient编码算法

2.4 LDPC码的译码原理

2.4.1 MP算法集的基本原理

2.4.2 硬判决译码算法

2.4.3 和积（BP）算法

2.5 本章小结

第3章编码器设计与性能仿真

3.1 编码方案的选择与设计

3.1.1 校验矩阵的构造算法的选择

3.1.2 编码方法的确定

3.1.3 帧长及码率的确定

3.1.4 编码器设计与仿真

3.2 直接下三角编码器

3.2.1 直接下三角编码器的整体框图

3.2.2 串/并模块的设计

3.2.3 直接下三角编码模块设计

3.2.4 复用及并/串模块设计

3.2.5 时钟管理模块（DCM）

3.2.6 直接下三角编码器性能仿真

3.3 准循环编码器

3.3.1 循环生成矩阵的构造

3.3.2 串行准循环编码器

3.3.3 二阶准循环编码器

3.4 三种编码方案比较

3.5 本章小结

第4章 LDPC编码器硬件测试

4.1 编码器的硬件测试过程

4.2 编码器 MATLAB理论结果

4.3 编码器的硬件测试

4.4 本章小结

结论

参考文献

攻读硕士学位期间发表的论文和取得的科研成果

致谢

附录

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