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基于DE2平台的JPEG编码器设计

论文摘要

在多媒体技术的发展中,图像、视频的压缩处理技术占据着重要的地位,数字图像压缩技术逐渐成为多媒体应用的核心环节。在数字图像压缩领域,静止图像压缩标准JPEG,因为其优良的性能,而有着广泛的应用。近些年来,专用图像压缩芯片正被越来越多的电子产品所采用,JPEG压缩芯片在数码相机等消费电子中有着大量应用,关于图像压缩芯片的研究一直是信息产业的热点。本文基于ALTERA公司的DE2 FPGA开发平台设计实现了JPEG Baseline图像压缩编码系统。系统使用FPGA是CycloneⅡ系列的EP2C35。设计充分利用了可编程逻辑器件FPGA的灵活性和并行性。二维离散余弦变换(DCT)采用了行列分解的方法,并通过快速算法在很大程度上减少了硬件实现的复杂度,提高了模块的吞吐量,并且具有实时、高精度的优点。在量化模块中采用了自行实现的除法器,减少了除法运算的时间。整个设计大量采用了流水线优化设计,提高了系统的工作频率。本文采用Verilog硬件描述语言设计实现JPEG Baseline编码器。整个编码器的设计采用可复用的IP设计方法,各模块功能相对独立,可以分别进行综合仿真,文中给出了各个模块独立的仿真结果。综合和仿真结果表明,此基于CycloneⅡ系列FPGA的JPEG编码器消耗较少的FPGA硬件资源,达到了较高的工作频率,在速度和资源利用率方面均达到了较优的状态。

论文目录

  • 摘要
  • ABSTRACT
  • 第一章 绪论
  • 1.1 研究背景
  • 1.2 课题的现状和研究意义
  • 1.3 论文内容章节安排
  • 第二章 JPEG 图像编码原理
  • 2.1 JPEG 标准
  • 2.2 无失真的预测编码
  • 2.3 基于DCT 的有损压缩编码
  • 2.3.1 图像分块和彩色变换
  • 2.3.2 DCT 和IDCT
  • 2.3.3 量化与反量化
  • 2.3.4 “Z”字形扫描
  • 2.3.5 游程编码和Huffman 编码
  • 2.4 JPEG 文件格式
  • 第三章 DE2 平台及SOPC 技术
  • 3.1 FPGA 介绍
  • 3.2 DE2 平台
  • 3.3 SOPC 技术
  • 3.3.1 NiosⅡ处理器简介
  • 3.3.2 Avalon 总线简介
  • 第四章 JPEG 编码各模块的实现
  • 4.1 系统总体硬件结构
  • 4.1.1 ADV71818
  • 4.2 JPEG 编码器的整体设计
  • 4.3 DCT 模块的实现
  • 4.3.1 DCT 快速算法
  • 4.3.2 DCT 的FPGA 实现
  • 4.3.3 1D-DCT 的实现
  • 4.3.4 加法器的实现
  • 4.3.5 乘法器的实现
  • 4.3.6 转置存储器
  • 4.3.7 2D-DCT
  • 4.3.8 DCT 模块仿真结果
  • 4.4 Z 字形排序模块
  • 4.5 量化模块的设计实现
  • 4.6 游程编码
  • 4.7 Huffman 编码模块
  • 第五章 SOPC 设计的初步实现
  • 5.1 SOPC 系统开发流程
  • 5.2 SOPC Builder 功能
  • 5.3 HAL 系统库
  • 5.4 NiosⅡ IDE
  • 5.5 自定义组件和指令
  • 5.6 JPEG 编码器的SOPC 系统设计
  • 5.7 工作进展
  • 第六章 结束语
  • 参考文献
  • 发表论文和参加科研情况说明
  • 致谢

    • 相关论文文献

    本文来源: https://www.lw50.cn/article/cfd1f37748e6f3d35ba199ee.html